【 順立證達科技(jì)（北(běi)京）有限公司成立以來始終秉承技(jì)術(shù)是第一(yī)生(shēng)産力的宗旨，全部産品和主要核心技(jì)術(shù)均為(wèi)自(zì)主研發。公司主要研發的産品有：遠(yuǎn)程智能(néng)雙備份電(diàn)源、分時電(diàn)源控制器(qì)、網絡電(diàn)源控制器(qì)、智能(néng)PDU、遠(yuǎn)程動力監測、能(néng)源控制系統等。截止2019年(nián)底已獲得六項專利登記（其中發明專利兩項）、軟件(jiàn)著作權登記幾十項（其中十八項為(wèi)國(guó)家級登記）等知識産權成果。 】

近日，多(duō)款采用4nm制程芯片的手機(jī)，被用戶吐槽存在發熱量高(gāo)和功耗高(gāo)等方面的問題。據了解，此次涉嫌功耗過熱的3款頂級手機(jī)芯片，分别是高(gāo)通(tōng)骁龍8Gen1、三星Exynos2200、聯發科天玑9000，均為(wèi)目前各廠商高(gāo)端芯片的代表。同時，天玑9000的生(shēng)産商是台積電(diàn)，Exynos2200和骁龍8Gen1的生(shēng)産商是三星，為(wèi)排名前兩位的芯片代工(gōng)制造商。

去年(nián)年(nián)初，5nm芯片就(jiù)因發熱問題被頻頻吐槽，如今4nm芯片再度陷入同樣的困境：先進工(gōng)藝制程芯片存在漏電(diàn)流問題，導緻發熱量過高(gāo)，似乎已經成為(wèi)一(yī)種“魔咒”，是芯片制程工(gōng)藝最大的障礙之一(yī)。芯片的制程工(gōng)藝仍在不斷延伸，未來如何有效破解漏電(diàn)“魔咒”已經成為(wèi)整個(gè)芯片制造領域的努力方向。

短溝道效應帶來挑戰

一(yī)般情況下(xià)，根據登納徳縮放(fàng)比例定律，随著(zhe)芯片尺寸的縮小(xiǎo)，所需的電(diàn)壓和電(diàn)流也會(huì)下(xià)降，由于功耗會(huì)受電(diàn)壓和電(diàn)流的影響，當制程工(gōng)藝提升、電(diàn)壓和電(diàn)流随之下(xià)降時，其芯片産生(shēng)的功耗也會(huì)降低(dī)。台積電(diàn)表示，與7nm工(gōng)藝相(xiàng)比，同樣性能(néng)下(xià)5nm工(gōng)藝的功耗降低(dī)30%，同樣的功耗下(xià)則性能(néng)提升了15%。

然而，芯片制程進入5nm時，卻頻頻出現功耗過高(gāo)的問題。北(běi)京超弦存儲器(qì)研究院執行副院長(cháng)、北(běi)京航空航天大學兼職博導趙超認為(wèi)，短溝道效應是造成4nm、5nm等先進工(gōng)藝出現功耗問題的主要原因之一(yī)，也成為(wèi)了先進制程發展過程中最大的阻礙。

半導體制造領域，集成電(diàn)路(lù)的尺寸随著(zhe)摩爾定律的發展而持續縮小(xiǎo)，溝道長(cháng)度也相(xiàng)應地縮短，這就(jiù)導緻了溝道管中的S和D（源和漏）的距離越來越短。因此栅極對溝道的控制能(néng)力變差，這就(jiù)意味著(zhe)栅極電(diàn)壓夾斷溝道的難度變大，即産生(shēng)短溝道效應，從(cóng)而出現嚴重的電(diàn)流洩露（漏電(diàn)）現象，最終令芯片的發熱和耗電(diàn)失控。

“5nm、4nm芯片所采用的都是FinFET（鳍式場效應晶體管）結構。FinFET結構在芯片制程進入28nm後，相(xiàng)較于平面MOSFET器(qì)件(jiàn)結構，具有更強的栅極控制能(néng)力，FinFET結構可通(tōng)過增加栅極與溝道的接觸面積，來增強對導電(diàn)溝道的控制。溝道接觸面積的增加，可以從(cóng)一(yī)定程度上(shàng)緩解短溝道效應，從(cóng)而将芯片制程繼續延伸。然而，随著(zhe)芯片制程逐漸發展到(dào)5nm及5nm以下(xià)，采用FinFET結構先進制程的芯片，也出現了短溝道效益造成的漏電(diàn)現象，這也與FinFET本身的結構有關。FinFET所采用的是三面栅的結構，并非四面環繞式的結構，其中一(yī)個(gè)方向沒有栅極的包裹。随著(zhe)芯片制程的不斷減小(xiǎo)，FinFET三面栅的結構對于漏電(diàn)的控制能(néng)力也在逐漸減弱，造成芯片再次出現功耗問題。”趙超表示。

如何破解漏電(diàn)“魔咒”？

未來芯片制程仍将繼續向3nm甚至2nm延伸，人們也在積極考慮如何解決漏電(diàn)流所導緻的功耗與發熱問題，包括更換新材料、采用新架構——GAA（環繞式栅極）等，以期打破長(cháng)久以來存在的漏電(diàn)“魔咒”。

在材料方面，趙超介紹，采用具有高(gāo)介電(diàn)常數的栅介質材料替代原本的二氧化矽材料，可有效解決短溝道效應造成栅極漏電(diàn)的問題。而二氧化铪屬于高(gāo)介電(diàn)常數的材料，以二氧化铪替代二氧化矽作為(wèi)栅介質材料，可有效提高(gāo)介電(diàn)常數，減少漏電(diàn)情況，并有效增加電(diàn)容荷電(diàn)的能(néng)力。

同時，随著(zhe)芯片制程的延伸，采用四面環栅結構的GAA技(jì)術(shù)逐漸受到(dào)更多(duō)關注。複旦大學微電(diàn)子學院副院長(cháng)周鵬表示，相(xiàng)較于三面圍栅的FinFET結構，GAA技(jì)術(shù)的四面環栅結構可以更好地抑制漏電(diàn)流的形成以及增大驅動電(diàn)流，進而更有利于實現性能(néng)和功耗之間的有效平衡。因此，GAA技(jì)術(shù)在5nm之後更小(xiǎo)的制程中，更受到(dào)業(yè)界的普遍認可和青睐。

然而，無論是新材料，還(hái)是GAA技(jì)術(shù)，都難以在短時間内解決問題。有研究人員(yuán)發現，若想在碳納米管晶體管中使用二氧化铪來替代二氧化矽成為(wèi)栅極電(diàn)介質材料也存在困難，二氧化铪同樣難以在所需的薄層中形成高(gāo)介電(diàn)常數的電(diàn)介質。

GAA結構實現量産同樣困難重重。據了解，近期三星采用GAA結構打造的3nm芯片，良率僅在10%~20%之間。而台積電(diàn)在其第一(yī)代3nm制程中仍将采用FinFET工(gōng)藝。

“在半導體領域當中，任何一(yī)種技(jì)術(shù)的轉換或更叠，往往都需要經曆多(duō)年(nián)的試錯(cuò)和改進。GAA結構雖然在5nm以下(xià)的制程中具有較為(wèi)明顯的優勢，但其最終能(néng)否實現預期的高(gāo)性能(néng)和低(dī)功耗，還(hái)取決于其制程中所面臨的技(jì)術(shù)難題能(néng)否被一(yī)一(yī)攻克。”周鵬說。

4nm并非噱頭

對于此次4nm芯片出現功耗問題，也有消費(fèi)者質疑，4nm是否隻是一(yī)個(gè)商業(yè)噱頭？4nm與5nm技(jì)術(shù)實則并無太大差異，否則為(wèi)何高(gāo)功耗、高(gāo)發熱的問題依然如故？

一(yī)般而言，對于芯片工(gōng)藝的名稱數字，是以0.7倍的節奏演進的，例如，14nm工(gōng)藝之後，完整的工(gōng)藝叠代應當是10nm（14nm×0.7≈10nm），10nm之後是7nm，7nm之後是5nm。若按此規則演進，5nm後究竟應該是4nm還(hái)是3nm，在四舍五入規則下(xià)似乎并不明确。但在代工(gōng)廠的約定俗成下(xià)，5nm的完整工(gōng)藝叠代應為(wèi)3nm。因此，4nm應當屬于5nm和3nm的過渡工(gōng)藝，其角色定位與此前推出的8nm（10nm和7nm的過渡工(gōng)藝）、6nm（7nm和5nm的過渡工(gōng)藝）類似。在各代工(gōng)廠3nm工(gōng)藝紛紛延後的情況下(xià)，4nm出現的價值似乎在于填補這一(yī)時間内的市(shì)場空白(bái)。

然而，這并不意味著(zhe)4nm工(gōng)藝等同于5nm。4nm工(gōng)藝雖然不屬于5nm工(gōng)藝的“完整叠代”，但也是“同代演進”。台積電(diàn)曾承諾，其最新4nm工(gōng)藝，比5nm的性能(néng)提升11%，能(néng)效提高(gāo)22%。

對此有專家解釋，造成4nm工(gōng)藝芯片出現功耗問題的因素有很多(duō)，難以一(yī)概而論。架構、器(qì)件(jiàn)等都是影響芯片最終性能(néng)的因素。同樣被稱為(wèi)4nm工(gōng)藝芯片，台積電(diàn)和三星的芯片工(gōng)藝細節也大為(wèi)不同。随著(zhe)摩爾定律的不斷演進，芯片尺寸的縮小(xiǎo)幅度已經非常有限，不能(néng)成為(wèi)衡量芯片工(gōng)藝制程演進的唯一(yī)标準。（記者 沈叢）

文章來源：中國(guó)電(diàn)子報(bào)